在浏览器中搜索寄存器、组合 field、编辑 read / write / rmw / poll,并预览 Programming Guide 和 SystemVerilog 输出。
点击 Load Sample 载入虚构的演示寄存器
查看合成输入、PG 步骤与 SV 结果
多 field 合成写值,保留 rmw 和 poll 的操作语义。
预览 Guide / JSON / YAML / CSV / SV,保存 Config 后可重新载入。
演示采用虚构控制器、传感器和地址映射,便于独立体验。