XDCT / TOP INTERFACE CHANGE DETECTOR
接口变化，
逐项看清。
把生成的 SystemVerilog 顶层展开为稳定清单，再比较类型、位宽、方向和接口语义。让真正影响接入的变化浮到眼前。
检查接口差异 ↓v0.1.0 · prototype
BASELINECL 1234509 ports · DATA_W = 16
CURRENTCL 1234569 ports · DATA_W = 32
RESULTBREAKING_CHANGEchip_top · schema v1
6破坏性变化
5已修改
1新增
1移除
3仅声明顺序
01 / SEMANTIC COMPARISON
从端口，看清变化
直接浏览仓库现有的清单与差异结果。每项显示前后声明、发生变化的属性和原始端口记录；所有分类及 breaking 标志均来自原型输出。
显示 10 / 10 个变化项
声明顺序从 0 开始没有符合条件的变化。尝试其他端口名或筛选条件。
02 / TRACEABLE EVIDENCE
回到原始证据
两份 SV、两份 manifest、diff JSON 和文本报告均逐字节保留。生成本演示时，也通过原项目重新提取并核对了全部结果。
report_cl123450_to_cl123456.txt下载报告 ↓
diff_cl123450_to_cl123456.json下载 diff ↓
03 / PROTOTYPE BOUNDARY
语义提取在本地，
证据比较在浏览器。
原型通过 pyslang elaboration 处理 ANSI 风格顶层端口、interface / modport、参数展开后的位宽与数组类型。这里展示固定的合成示例，浏览器只做筛选和呈现。
接入前需要补齐
生产环境的项目配置、诊断格式、baseline 更新策略与真实生成顶层的回归样本。
0没有破坏性变化2发现破坏性变化1解析或配置失败